Exercice 1: Registre à décalage (7 points)

Le registre à décalage commandé est représenté sur  la figure suivant. Ce registre doit être capable de réaliser un décalage vers la droite (commandé par le signal ShiftR), et un décalage vers la gauche (commandé par le signal ShiftL) et utilise des données de 8 bits.

Ce composant accepte deux entrées :

·         Une entrée série (Sin), dont la valeur est copiée dans le bit de poids fort du registre si le signal shiftR vaut ‘1’, ou dans le bit de poids faible si shiftL vaut ‘1’.

·         Une entrée parallèle (Din) sur 8 bits, qui est chargée dans le registre sur un front montant d’horloge si le signal Load vaut ‘1’.

Le composant dispose également de deux sorties :

·         Une sortie série Sout qui correspond à la valeur courante du bit de poids le plus faible.

·         Une sortie parallèle (Dout) sur 8 bits, qui représente la valeur courante du registre.

1.      Donner la table de vérité de ce registre à décalage commandé.

2.      Donnez la description en VHDL synthétisable de ce registre utilisant un process. Dans le process, utiliser l’instruction if…. Then et l’instruction for…..loop.